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Re (1): [Auxiliar Extra y Examen] 19 Ago 201819/08/18 a las 23:57 hrs.2018-08-19 23:57:19
Jorge Gacitúa V.
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Laboratorio 1 19 Ago 201819/08/18 a las 23:13 hrs.2018-08-19 23:13:19
Ignacio Bugueño
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Laboratorio 2 19 Ago 201819/08/18 a las 23:13 hrs.2018-08-19 23:13:19
Ignacio Bugueño
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INF - Laboratorio 2 19 Ago 201819/08/18 a las 23:13 hrs.2018-08-19 23:13:19
Ignacio Bugueño
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[Auxiliar Extra y Examen] 19 Ago 201819/08/18 a las 22:27 hrs.2018-08-19 22:27:19
Sergio Saavedra Torres
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Indicaciones Informe Final Proyecto 19 Ago 201819/08/18 a las 21:58 hrs.2018-08-19 21:58:19
Javiera Meneses
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Re (2): [Petición] Auxiliar Extra 18 Ago 201818/08/18 a las 16:34 hrs.2018-08-18 16:34:18
Diego S. Wistuba La Torre
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Re (1): [Petición] Auxiliar Extra 18 Ago 201818/08/18 a las 16:23 hrs.2018-08-18 16:23:18
Sergio Saavedra Torres
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[Petición] Auxiliar Extra 17 Ago 201817/08/18 a las 11:53 hrs.2018-08-17 11:53:17
Diego S. Wistuba La Torre
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Re (1): Auxiliar hoy 17 Ago 201817/08/18 a las 11:44 hrs.2018-08-17 11:44:17
Dasla Pando Flores
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Auxiliar hoy 17 Ago 201817/08/18 a las 11:42 hrs.2018-08-17 11:42:17
Roberto Bustos M.
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Controlador ADC/DAC - Verilog 16 Ago 201816/08/18 a las 13:17 hrs.2018-08-16 13:17:16
Ignacio Bugueño
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Modulo Controlador ADC-DAC - Verilog.rar 16 Ago 201816/08/18 a las 13:15 hrs.2018-08-16 13:15:16
Ignacio Bugueño
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Entrega Parcial Proyecto Semestral - Sección B (Fecha entrega: 19/08/2018) 13 Ago 201813/08/18 a las 13:30 hrs.2018-08-13 13:30:13
Ignacio Bugueño
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Estado Laboratorio Electrónica - Jueves 9 de Agosto 13 Ago 201813/08/18 a las 13:06 hrs.2018-08-13 13:06:13
Ignacio Bugueño
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Duda presentación final de proyectos. 12 Ago 201812/08/18 a las 18:51 hrs.2018-08-12 18:51:12
Roberto Bustos M.
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Re (2): Recorreción P1 C2 11 Ago 201811/08/18 a las 21:08 hrs.2018-08-11 21:08:11
Jorge Gacitúa V.
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Re (1): Recorreción P1 C2 11 Ago 201811/08/18 a las 19:55 hrs.2018-08-11 19:55:11
Claudio López de Lerida Elías
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Recorreción P1 C2 11 Ago 201811/08/18 a las 19:09 hrs.2018-08-11 19:09:11
Claudio Urbina L.
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[Control 3] Salas Control 10 Ago 201810/08/18 a las 13:19 hrs.2018-08-10 13:19:10
Sergio Saavedra Torres
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15_memory_&_storage.pdf 9 Ago 201809/08/18 a las 10:01 hrs.2018-08-09 10:01:09
Ricardo Finger C.
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FPGA-Prototyping-By-Verilog-Examples 8 Ago 201808/08/18 a las 23:26 hrs.2018-08-08 23:26:08
Ignacio Bugueño
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12_CPLD_FPGA y estrategias de diseño.pdf 8 Ago 201808/08/18 a las 10:07 hrs.2018-08-08 10:07:08
Ricardo Finger C.
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Re (3): [Auxiliar 6] Assembler 7 Ago 201807/08/18 a las 02:12 hrs.2018-08-07 02:12:07
Sergio Saavedra Torres
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[Control 3] Temario 7 Ago 201807/08/18 a las 01:58 hrs.2018-08-07 01:58:07
Sergio Saavedra Torres